CREATE TEST

ERASED TEST, YOU MAY BE INTERESTED ON klubowicz

COMMENTS	STATISTICS	RECORDS

TAKE THE TEST

Title of test: klubowicz Description: klubowicz Author: dzio Other tests from this author Creation Date: 24/06/2024 Category: Personality Number of questions: 151

Share the Test:

New Comment

No comments about this test.

Content:

Przypisanie wartości tej samej zmiennej w kilku blokach always spowoduje uzyskanie poprawnie działającego układu tylko w przypadku wykorzystania przypisań ciągłych wewnątrz bloku always konflikt uzyskanie poprawnie działającego układu. Układ który wykonuje przekazywanie danych z jednego źródła do kilku odbiorników, wybieranych w zależności od sygnałów sterujących to: multiplekser demultiplekser koder. Komputery jednopłytowe: kompensują wady mikroprocesorów w odniesieniu do małej liczby urządzeń peryferyjnych nie mają możliwości wykorzystywania systemów operacyjnych ogólnego przeznaczenia zawsze spełniają wymagania dla systemów wbudowanych odnośnie poboru mocy, ciężaru, gabarytów. Narzędzia syntezy określają sygnał synchronizacji przerzutnika jako: sygnał, którego nie ma na liście czułości sygnał, który znajduje się na liście czułości, ale nie znajduje się w wyrażeniach warunkowych instrukcji if bloku always każdy sygnał, który znajduje się na liście czułości. Poniższy schemat prezentuje (RFA – reduced full adder, CLG – carry lookahead generator): Carry Select Adder Carry Lookahead Adder Ripple Carry Adder. Procesor, który podczas wykonywania każdej instrukcji zmienia stan tylko jeden raz to: procesor wielocyklowy procesor potokowy procesor jednocyklowy. Poniższy układ, opisany w języku Verilog, to: zredukowany pełny sumator (reduced half adder) półsumator (half adder) pełny sumator (full adder). Jakich symboli nie wykorzystuje się w sieci działań ASM? trójkątów prostokątów rombów. Komórka LUT (Look-Up Table): służy do podawania sygnału sprzężenia zwrotnego do matrycy połączeń wykonuje identyczne operacje jak makrokomórka CPLD to generator logiczny umożliwiający stworzenie dowolnej funkcji logicznej kilku zmiennych. Poniższy schemat przedstawia: Zatrzask D Zatrzask SR Przerzutnik D. Filtry FIR to inaczej filtry: minimalizujące uśredniające maksymalizujące. Poniższy układ opisany w języku Verilog, to: timer licznik rewersyjny rejestr przesuwny. Automat o poniższej strukturze to: Automat Moore’a (klasy B) Automat klasy C Automat Mealy’ego (klasy A). Zapis always @(*) w Verilogu oznacza, że: lista wrażliwości procesu always jest pusta proces always nie będzie wrażliwy na zmianę żadnych sygnałów proces always będzie wrażliwy na zmianę wszystkich sygnałów. Lista czułości w Verilogu określa: w jakim stopniu układ będzie reagował na odpowiedni poziom napięcia wejściowego sygnały, przy których zmianie będzie wykonywany blok always wejścia i wyjścia modułu. Opóźnienie pamięci wbudowanej (w układzie FPGA) jest równe zazwyczaj: 2 cykle zegara 1 cykl zegara 3 cykle zegara. We współczesnych układach FPGA elementy logiczne są połączone w bloki każdy element logiczny ma własny dedykowany element wejścia-wyjścia wykorzystuje się makrokomórki. Poniższy kod w języku Verilog opisuje: jednoportową pamięć RAM z wyjściami typu old data pamięć ROM rzeczywistą dwuportową pamięć RAM z wyjściami typu new data. Układ, który przekształca kod binarny w kod one-hot (1 z n) to: koder dekoder multiplekser. Co nie jest cechą mikrokontrolera? obecność układów peryferyjnych wbudowanych w jego strukturę bardzo duża moc obliczeniowa obecność układów czasowych wbudowanych w jego strukturę. Układ który wykonuje przekazywanie danych z kilku źródeł do jednego odbiornika, wybranego w zależności od sygnałów sterujących to: demultiplekser dekoder multiplekser. Prezentowany na schemacie układ, to: rejestr przesuwny 4-bitowy licznik modulo 16 rejestr równoległy. Przypisanie proceduralne w Verilogu: jest zawsze wykonywane w bloku always formułuje się używając słowa assign jest wykonywane gdy wyrażenie zmieni wartość niezależnie od kolejności umieszczenia w kodzie. Poniższy kod w języku Verilog opisuje: filtr o skończonej odpowiedzi impulsowej filtr o nieskończonej odpowiedzi impulsowej jednostkę sterującą procesora. Układy z rodziny Cyclone V należą do układów SPLD CPLD FPGA. Przy kodowaniu automatów kodem one-hot, koszt realizacji takiego automatu (zajmowana powierzchnia układu FPGA) będzie: zawsze taki sam jak dla kodu Gray’a najwyższy najniższy. Poniższy układ, opisany w języku Verilog, to: algorytmiczny opis układu mnożącego z przesuwaniem mnożnika w lewo algorytmiczny opis układu mnożącego z przesuwaniem mnożnika w prawo algorytmiczny opis układu mnożącego Wallace’a. Co jest wadą mikroprocesorów? zazwyczaj niewielka liczba wyprowadzeń dedykowanych do przesyłania danych do urządzeń zewnętrznych mała moc obliczeniowa brak możliwości wykorzystania typowych języków programowania. Rzeczywista pamięć dwuportowa charakteryzuje się tym, że: pozwala zapisywać do tej samej komórki pamięci przez oba porty jednocześnie ma 1 port wejścia i 1 port wyjścia danych pozwala zapisywać do pamięci przez jeden port i jednocześnie odczytywać przez drugi port. Cechą systemu wbudowanego nie jest: przeznaczenie do rozwiązywania jednego lub kilku specyficznych zadań zdalne sterowanie urządzeniem w układzie otwartym sprzężenie konstrukcyjne ze sterowanym obiektem. Poniższy kod w języku Verilog przedstawia: zatrzask D przerzutnik T przerzutnik D. Przerzutniki to elementy pamięci wrażliwe na: zbocze sygnału (zmianę poziomu logicznego) wysoki poziom logiczny sygnału niski poziom logiczny sygnału. Układ sekwencyjny, który wykonuje kolejne dodawanie liczb, przechowując wynik w rejestrze wyjściowym, to: rejestr akumulator sumator. Do czego służą multipleksery w jednostce operacyjnej procesora? do wyboru źródła danych pewnego węzła funkcjonalnego jednostki, np. operandów dla ALU do dekodowania instrukcji do generacji sygnałów sterujących dla pamięci cache. Pamięć wbudowana RAM w strukturze FPGA: nie może być inicjalizowana automatycznie przy starcie traci swoją zawartość, gdy zasilanie zostanie wyłączone ma pojemność znacznie większą niż obecnie stosowane zewnętrzne pamięci dynamiczne. Nie przypisanie zmiennej wartości dla wszystkich wartości warunków w instrukcjach if-else lub case w Verilogu może spowodować, że zmienna stanie się zmienną pamiętającą typu ‘latch’ (zatrzask) spowoduje błąd przy kompilacji kodu spowoduje otrzymanie czystego układu kombinacyjnego. Przypisanie ciągłe w Verilogu: ma taką właściwość, że kolejność wykonania jest zależna od kolejności zapisu wykonuje się za pomocą słowa assign występuje najczęściej w bloku always. Poniższy układ w języku Verilog to: koder priorytetowy demultiplekser 1-2 multiplekser 2-1. Opisany poniżej za pomocą języka Verilog układ, to: automat Moore’a (klasy C) automat Moore’a (klasy B) automat Mealy’ego (klasy A). W instrukcji if w Verilogu: else jest łączone z najbliższym if nie posiadającym else else jest łączone zawsze z pierwszym if nie posiadającym else nie można wykorzystywać else. W rombach sieci działań ASM zapisujemy: warunki, które inicjują przejścia między stanami automatu sygnały wejściowe, które generuje się na przejściach między stanami automatu zmienne wyjściowe automatu, które przyjmują wartość jeden w danym stanie. Projekt w Verilogu zaczyna się i kończy się słowami kluczowymi: module i endmodule project i endproject begin i end. Poniższy schemat prezentuje (FA – full adder): Carry Lookahead Adder Carry Select Adder Ripple Carry Adder. Sprzężenia zwrotnego nie wykorzystuje filtr: FIR adaptacyjny IIR. Technologia SMT polega na tym, że elementy przykleja się do płytki a następnie lutuje do powierzchni po tej samej stronie elementy mają końcówki w postaci drutów lub nóżek, które przekłada się przez otwory w płytce drukowanej elementy przykleja się do płytki a następnie lutuje po drugiej stronie płytki. Układy CPLD (pytanie jedno z dwoch hehe) posiadają generatory funkcji logicznych posiadają przetworniki A/C posiadają makrokomórki. Kod BCD jest przeznaczony do binarnego zapisu liczb: dziesiętnych dwójkowych szesnastkowych. Poniższy moduł w języku Verilog opisuje: bufor trójstanowy demultiplekser 1-2 multiplekser 2-1. Poniższy kod w języku Verilog opisuje: jednoportową pamięć ROM z wyjściami typu old data jednoportową pamięć RAM z wyjściami typu new data jednoportową pamięć RAM z wyjściami typu old data. Poniższy kod w języku Verilog przedstawia układ który umożliwia: inkrementacji zawartości mnożenia i dzielenia zawartości przez 2 ładowania i zerowania zawartości. Poniższy kod w języku Verilog przedstawia: przerzutnik G zatrzask typu master-slave przerzutnik DG. Opis układu cyfrowego w języku Verilog nie może być opisany za pomocą: sygnałów współbieżnych równań różniczkowych modelujących zachowanie układu struktury bloków. W układzie PLA istnieje programowalna matryca AND i nieprogramowalna matryca OR istnieje programowalna matryca AND i programowalna matryca OR struktury bloków. Jakich operatorów języka Verilog można używać do opisu warunków przejść w automatach skończonych? assign if, case for … generate. Do czego nie stosuje się liczników? jako dzielników częstotliwości do dekodowania danych wejściowych do zliczania impulsów. W jakich trybach pracy nie może pracować Adaptive Logic Module w układach Cyclone V? DSP extended arithmetic. Sprzężenia zwrotne wewnątrz bloku algorytmu siedzi działań ASM są: zabronione dozwolone, ale pod warunkiem, że trafiają na wejście bloku warunkowego dozwolone. W poniższym kodzie przerzutnika D (jedno z dwoch podobnych hehe): zerowanie odbywa się niskim poziomem sygnału, a ustawianie wysokim poziomem sygnału zerowanie i ustawianie odbywa się wysokim poziomem sygnału zerowanie i ustawianie odbywa się niskim poziomem sygnału. Poniższy kod w języku Verilog opisuje: jednoportową pamięć RAM z dwoma sygnałami synchronizacji dwuportową pamięć ROM z dwoma sygnałami synchronizacji dwuportową pamięć RAM z dwoma sygnałami synchronizacji. Jeśli dwa lub więcej wyrażeń pod instrukcją case w języku Verilog będzie miało wartość równą wyrażeniu w nawiasie po słowie kluczowym case, to wykona się instrukcja związana z: pierwszym pasującym wyrażeniem ostatnim pasującym wyrażeniem wszystkimi pasującymi wyrażeniami. Poniższy schemat prezentuje (MFA – modified full adder): Carry Select Adder Carry Skip Adder Carry Lookahead Adder. Poniższy kod w języku Verilog opisuje: jednoportową pamięć RAM z wyjściami typu old data rzeczywistą dwuportową pamięć RAM z wyjściami typu new data prostą dwuportową pamięć RAM z wyjściami typu new data. Zadaniem jednostki operacyjnej procesora nie jest: generacja sygnałów sterujących etapami wykonywania instrukcji przechowywanie danych transformacja danych. Cechą systemu wbudowanego jest: zdalne sterowanie obiektem trwałe połaczenie z obiektem sterowania rozproszona struktura. Poniższy schemat przedstawia: Zatrzask SR Zatrzask D Przerzutnik D. Projektowanie układów na bazie CPLD/FPGA polega na łączeniu ze sobą układów malej i średniej skali integracji na płycie drukowanej odbywa się za pomocą specjanego oprogramowania CAD, a następnie projekt jest odwzorowywany na fizyczną strukturę układu programowalnego polega na łaczeniu ze soba gotowych wielkoseryjnych układów standardowych - mikroprocesorów, pamięci, itp. na płycie drukowanej. Metoda obliczania wartości skomplikowanych funkcji polegająca na zapisaniu ich wartości w pamięci i i ich odczytu w razie potrzeby, to: Carry Look-ahead Tables Look-Up Tables Tightly Coupled Tables. W układzie PAL (jeszcze jest PLA hehe): istnieje programowalna matryca AND i programowalna matryca OR istnieje programowalna matryca AND i nieprogramowalna matryca OR istnieje nieprogramowalna matryca AND i programowalna matryca OR. Licznik rewersyjny: liczy tylko do góry (do przodu) liczy tylko w dół (do tyłu) liczy zarówno do góry (do przodu) jak i w dół (do tyłu). W filtrze FIR wartość próbki wyjściowej zależy od: wartości próbek wejściowych oraz wyjściowych tylko wartości próbek wejściowych tylko wartości próbek wyjściowych. Poniższy schemat prezentuje (FA- full adder): Ripple Carry Adder Carry Lookahead Adder Carry Select Adder. Większość procesorów RISC budowanych jest wg architektury: rejestr-pamięć stosowej rejestr-rejestr. Na zewnątrz procesu (always) w Verilogu mogą być wywoływane: tylko funkcje (function) zarówno funkcje (function) i zadania (task) tylko zadania (task). Bufor trójstanowy: jest układem sekwencyjnym jest rejestrem o trzech stanach stabilnych jest używany na wyjściach układów w celu podłączenia do zewnętrznych magistral. Zmienna sterująca w pętli for w Verilogu nie posiada fizycznej realizacji w układzie posiada fizyczną realizację w układzie może zostać fizycznie zrealizowana pod warunkiem, że nie przekracza ona długości 1 bajta. Blok algorytmu albo blok stanu sieci działań ASM może zawierać: kilka wierzchołków stanu i kilka wierzchołków warunkowych oraz wierzchołków wyjść warunkowych tylko jeden wierzchołek stanu i kilka nieobowiązkowych wierzchołków warunkowych oraz wierzchołków wyjść warunkowych tylko wierzchołki warunkowe i wierzchołki wyjść warunkowych. Zatrzask typu D o poniższym symbolu: Przy niskiej wartości na wejściu bramkującym G sygnał zwejścia danych D jest przesyłany bez zmiany do wyjścia. Przy wysokiej wartości na wejściu bramki G, wyjście zapamiętuje ostatnią wartość na wejściu danych D Przy wysokiej wartości na wejściu bramkującym G sygnał z wejścia danych D jest przesyłany bez zmiany do wyjścia. Przypisania nieblokujące (<=) w Verilogu są stosowane do opisu układów analogowych sekwencyjnych kombinacyjnych. Na ilu przerzutnikach zostanie zrealizowany poniższy licznik opisany w Verilogu, jeśli moduł ten zostanie użyty z parametrem M=17? 17 32 5. Opisany poniżej za pomocą języka Verilog układ, to: połączony automat Mealy'ego i Moore'a automat Mealy'ego automat Moore'a. Poniższy kod w języku Verilog opisuje: jednostkę sterującą procesora filtr o skończonej odpowiedzi impulsowej filtr o nieskończonej odpowiedzi impulsowej. W procesorze supeskalarnym: istnieje kilka potoków wykonawczych, które wykonują równolegle instrukcje istnieje jeden potok wykonawczy, który może jednocześnie wykonywać instrukcje CISC i RISC istnieje kilka potoków wykonawczych, które wykonują instrukcje jedna po drugiej. Poniższy moduł w języku Verilog opisuje: multiplekser N-1 dekoder bufory trójstanowe. Na jakim poziomie nie projektuje się systemów wbudowanych na bazie FPGA? przesłań międzyrejestrowych bramek przesłań międzybramkowych. Jak deklarujemy pamięć RAM w języku Verilog? jako jednowymiarową tablicę n-bitowych sygnałów typu wire jako jednowymiarową tablicę n-bitowych zmiennych typu reg jako jednowymiarową tablicę n-bitowych stałych typu localparam. Układy FPGA charakteryzują się narzuconą strukturą połączeń niejednorodną strukturą dużą dowolnością łączenia zasobów. W owalach sieci działań ASM zapisujemy: warunki, które inicjują przejścia między stanami automatu zmienne wyjściowe automatu, które przyjmują wartość jeden w danym stanie sygnały wyjściowe, które generuje się na przejściach między stanami automatu. Poniższy kod w języku Verilog przedstawia: przerzutnik zatrzask multiplekser. Jeśli w Verilogu w jednym module chcemy użyć wcześniej zdefiniowanego modułu to powinniśmy: utworzyć instancję wstawianego modułu i połączyć jego porty z innymi komponentami modułu nadrzędnego wstawić go definiując bezpośrednio w module nadrzędnym z użyciem słowa kluczowego ‘module’ umieścić wstawiany moduł na liście portów modułu nadrzędnego. Jeżeli procesor jednocześnie wykonuje kilka instrukcji (każdą w innym stopniu układu wykonawczego), to jest to: procesor potokowy procesor wielocyklowy procesor jednocyklowy. Pamięć, w której można wykonać tylko jedną operację odczytu lub zapisu jednocześnie, to: pamięć dwuportowa prosta pamięć jednoportowa pamięć dwuportowa rzeczywista. Jakiej funkcjonalności nie ma poniżej opisany w języku Verilog licznik: dodatkowe wejście włączające zliczanie synchroniczne zerowanie stanu asynchroniczne ładowanie wartości wejściowej. Celem projektu wstępnego przy projektowaniu oprogramowania jest: dekompozycja na komponenty i przypisanie funkcji do poszczególnych komponentów stworzenie kodu źródłowego opracowanie struktur danych systemu. Za pomocą sieci działań ASM można opisywać funkcjonowanie: zarówno automatów Mealy'ego jak i Moore'a tylko automatów Mealy'ego tylko automatów Moore'a. Jaki będzie stan sygnałów a i b po następujących operacjach przesunięcia w Verilogu? module (input [7:0] c, output [7:0] a, b); assign a = c << 4; assign b = c <<< 4; endmodule a i b będą miały różną wartość a i b będą zawsze sobie równe wartość będzie zależała od znaku sygnału c. Układy CPLD (kolejne hehe): posiadają strukturę komórkową składają się z jednego bloku funkcjonalnego o strukturze PAL składają się z bloków funkcjonalnych (o strukturze prostego układu PLD) połaczonych matrycą połączeniową. Etap analizy wymagań przy projektowaniu systemów sterujących nie zawiera określenia: żądanej dokładności planów testów systemu szacowanych kosztów projektu. Jak nazywa się tryb działania pamięci, gdy podczas zapisywania poprzednia wartość zostanie zachowana na wyjściach pamięci? new data constrained don't care old data. Który z poniższych warunków nie opisuje prawidłowego stylu opisu automatu skończonego? dla każdego stanu opisane są wszystkie możliwe przejścia z danego stanu stany wewnętrzne automatu powinny być zakodowane kodem Gray'a suma logiczna wszystkich warunków przejścia z jednego stanu jest równa jedynce logicznej. Poniższy schemat prezentuje (HA – half adder): dekrementator inkrementator komparator. Układ, który przekształca kod one-hot (1 z n) w kod binarny to: demultiplekser dekoder koder. W poniższym kodzie przerzutnika D: zerowanie i ustawianie odbywa asynchronicznie zerowanie odbywa się synchronicznie, a ustawianie asynchronicznie zerowanie odbywa się asynchronicznie, a ustawianie synchronicznie. Poniższy kod w języku Verilog przedstawia: licznik z asynchronicznym ustawianiem i zerowaniem rejestr z synchronicznym zerowaniem i ustawianiem rejestr z asynchronicznym zerowaniem i ustawianiem. W przypadku niebezpieczeństwa nierównomiernego przełączania przerzutników i występowania wyścigów do budowy rejestrów stosuje się: dwa sygnały synchronizacji bufory trójstanowe przerzutniki master-slave. Co nie należy do wymagań stawianych dla systemów wbudowanych? minimalne gabaryty i ciężar minimalny pobór mocy możliwość sterowania wieloma rozproszonymi obiektami. W przypadku przedstawienia systemu cyfrowego jako kontrolera ze ścieżką danych, sieci działań ASM możemy użyć do opisu: układu sterowania układu operacyjnego bloku przetwarzania danych. Przypisanie proceduralne w Verilogu: (drugie takie, ale inne) jest wykonywane gdy wyrażenie zmieni wartość niezależnie od kolejności umieszczenia w kodzie formułuje się używając słowa assign jest zawsze wykonywane w bloku always lub initial. Które bloki zawierają więcej pamięci w układzie Cyclone V? oba bloki zawierają tyle samo pamięci MLAB M10K. Poniższy kod w języku Verilog opisuje: jednoportową pamięć ROM z wyjściami typu old data jednoportową pamięć RAM z wyjściami typu old data jednoportową pamięć RAM z wyjściami typu new data. Układ sekwencyjny, który cyklicznie przechodzi przez ustaloną, niezmienną sekwencję jego stanów, a jego kolejne kody stanów odpowiadają liczbom binarnym, to: rejestr licznik binarny dekoder binarny. Operator @ w Verilogu definiuje zdarzenie oznacza negację oznacza przeniesienie. Poniższy kod w języku Verilog przedstawia: Licznik binarny Rejestr przesuwny w lewo Rejestr przesuwny w prawo. W celu zwiększenia adresu podczas sekwencyjnego odczytu zawartości pamięci należało by użyć: dekrementatora inkrementatora subtraktora. Technologia THT polega na tym, że: elementy lutuje się powierzchniowo do płytki elementy mają końcówki w postaci drutów lub nóżek, które przekłada się przez otwory w płytce drukowanej elementy przykleja się do płytki. Układy PAL należą do prostych układów programowalnych PLD do złożonych układów programowalnych CPLD do układów FPGA. W prostokątach sieci działań ASM zapisujemy: sygnały wyjściowe, które generuje się na przejściach między stanami automatu zmienne wyjściowe automatu, które przyjmują wartość jeden w danym stanie warunki, które inicjują przejścia między stanami automatu. Wartość x w Verilogu oznacza: niewiadomą równania logicznego stan wysokiej impedancji wartość nieokreśloną. Poniższy kod w języku Verilog opisuje: rejestr równoległy rejestr przesuwny 4-bitowy licznik. Ograniczenia dotyczące stosowanego sprzętu i oprogramowania przy projektowaniu systemu są elementem etapu integracji systemu analizy wymagań implementacji systemu. Jakiej architektury rdzeń procesora może być na stałe wbudowany w strukturę układu Cyclone V? ARM MIPS x64. Sygnał typu wire oznacza w Verilogu: węzeł typu sieciowego reprezentujący połączenia między elementami zmienną element pamiętający. Automat o poniższej strukturze to: Automat Moore’a (klasy B) Automat klasy C Automat Mealy’ego (klasa A). Kiedy dekoder nazywamy niepełnym, jeśli L – liczba wejść; N – liczba wyjść? dla N<2^L dla N>2^L dla N=2^L. Poniższy kod w języku Verilog przedstawia: pojedynczy przerzutnik D pojedynczy przerzutnik T pojedynczy dekoder. Poniższy moduł w języku Verilog opisuje: koder dekoder demultiplekser. Płyty komputerowe np. PC/104+: bazują głównie na procesorach o architekturze x86 i pochodnych bazują głównie na procesorach o architekturze x64 i pochodnych bazują głównie na procesorach o architekturze xD i pochodnych. Na poniższym przykładzie mnożenia liczb binarnych opiera się metoda: Carry-Save Array Multiplier Save-Save Array Multiplier Hehe-Hehe Array Multiplier. Do czego NIE można wykorzystywać bloków DSP w układzie Cyclone V? do przechowywania dużej ilości danych do przechowywania małej ilości danych do przechowywania czegokolwiek, bo blok DSP jest do dupy - dr Adam Klubowicz. Poniższy schemat przedstawia filtr: nieskończonej odpowiedzi impulsowej skończonej odpowiedzi impulsowej czy to jeszcze SW czy już PEiE? :((((((. Poniższy schemat prezentuje (HA - half adder, FA - full adder): macierzowy układ mnożący różniczkowy układ mnożący niesamowity układ mnożący. Gdzie, przy projektowaniu systemów na bazie logiki programowalnej można wykorzystywać języki programowania np. C? do opisu układów cyfrowych na poziomie RTL do opisu układów cyfrowych na poziomie RMF FM do opisu układów cyfrowych . Instrukcja generate w Verilogu: nie może być użyta z instrukcją if-else może być użyta z instrukcją if-else oczywiście, że może być użyta z instrukcją if-else. Jak nazywa się tryb działania pamięci, gdy możliwe jest przesyłanie zapisanych danych do wyjść pamięci w tym samym cyklu zegara? new data old data constrained don't care. Czy licznik binarny można opisać w postaci automatu skończonego? tak nie nie wiem, nie wiem, nie wiem jak to będzie ziom. Czy za pomocą sieci działań ASM można opisać układ kombinacyjny? tak, rozpatrując sieć jako automat o jednym stanie nie, nie jest to możliwe nie, nigdy przenigdy. Identyfikator w Verilogu: nie może zaczynać się od $ lub cyfry może zaczynać się od $ lub cyfry może zaczynać się od 'module'. Pamięć wbudowana w FPGA działająca w trybie rejestru przesuwnego raczej nie przyda się do tworzenia: wielokanałowego multipleksowania danych jednokanałowego multipleksowania danych. Poniższy moduł w języku Verilog opisuje dekoder 3-8 dekoder 8-3 koder 3-8. Opisany poniżej za pomocą języka Verilog układ, to: automat Mealy’ego (styl 3) automat Mealy’ego (styl 2) automat Moore'a. Układ który raportuje pewien przedział czasu i raportuje to za pomocą pojedynczej wartości na wyjściu, to: timer multiplekser dekoder. Poniższy układ, opisany w języku Verilog, to: półsumator (half adder) pełny sumator (full adder) zredukowany pełny sumator (reduced half adder). Zadaniem jednostki sterującej w procesorze jest: generowanie sygnałów sterujących na podstawie kodu operacyjnego instrukcji generowanie sygnałów sterujących na podstawie dokumentacji generowanie sygnałów sterujących . Poniższy kod w języku Verilog przedstawia układ, który umożliwia: inkrementacji zawartości ładowania i zerowania zawartości mnożenia i dzielenia zawartości przez 2. Automat o poniższej strukturze to: automat klasy B (Moore’a) automat klasy C automat Mealy'ego (klasy A). Wartość 'z' w Verilogu oznacza: stan wysokiej impedancji stan niskiej impedancji koniec alfabetu. Operator == w Verilogu: jest operator porównania jest operator przypisania eeeeeeeeeeeeeeeeeeee. Poniższy kod w języku Verilog przedstawia: zatrzask D przerzutnik T przerzutnik D. Generator przyspieszonego przeniesienia (Carry Lookahead Generator - CLG) jest używany do budowy: Carry Lookahead Adder Carry Skip Adder Carry Select Adder. Czym różnią się bloki LAB i MLAB w strukturze układu Cyclone V? MLAB jest rozszerzeniem LAB - można go skonfigurować też jako pamięć LAB jest rozszerzeniem MLAB - można go skonfigurować też jako pamięć MLAB to skrót od MatLAB hehe. Specyfikacja filtru cyfrowego nie obejmuje: wartości elementów pojemnościowych i indukcyjnych użytych do budowy filtru wartości elementów pojemnościowych użytych do budowy filtru wartości elementów indukcyjnych użytych do budowy filtru. W przypadku przedstawienia sygnału cyfrowego jako kontrolera ze ścieżką danych, sygnałami wejściowymi, wspólnymi dla układów operacyjnego i sterującego są: zegar systemowy i reset reset zegar systemowy.

Report abuse