CalEleESisOpe_chiuse

Le reti combinatorie sono delle reti: Sincronizzate. Nessuna delle altre opzioni. Asincrone. A volte sincronizzate e a volte asincrone.

Una variabile logica si resetta quando: Transisce da 1 a 0. Resta sempre a 0. Nessuna delle altre opzioni. Transisce da 0 a 1.

Da punto di vista funzionale, una rete logica è caratterizzata da: Stati Interni e Stati di uscita. Stati di Ingresso e stati di uscita. Stati di ingresso, stati di uscita e una legge di evoluzione nel tempo. Stati di Ingresso e stati Interni.

Quale delle seguenti affermazioni e' vera?. Da punto di vista funzionale, una rete logica è caratterizzata da stati di ingresso e stati interni. Da punto di vista funzionale, una rete logica è caratterizzata da stati di ingresso, stati di uscita e una legge di evoluzione nel tempo. Da punto di vista funzionale, una rete logica è caratterizzata da stati di ingresso e una legge di evoluzione nel tempo. Da punto di vista funzionale, una rete logica è caratterizzata da stati di interni e stati di uscita.

La descrizione funzionale e la legge di evoluzione nel tempo di una rete combinatoria: Nessuna delle altre opzioni. Sono la stessa cosa. Potrebbero non esserci. Non servono a niente.

Cosa è una rete combinatoria?. Una rete il cui stato di uscita dipende dallo stato interno. Una rete il cui stato di uscita dipende dallo stato di ingresso e dello stato interno. Una rete il cui stato di uscita dipende solo dallo stato di ingresso. Una rete il cui stato di uscita è indipendente dallo stato di ingresso.

Una rete combinatoria si dice a regime: Quando l'uscita è stabile a fronte di un ingresso stabile. Quando l'uscita non cambia. Quando l'ingresso non cambia. Quando oscilla.

Gli stati di ingresso di una rete combinatoria: Possono cambiare solo dopo che la rete è a regime. Possono cambiare in qualsiasi momento. Possono cambiare solo dopo 20ms. Non possono cambiare.

Le porte logiche AND e OR: Possono solo avere un numero di ingressi multiplo di 2. Hanno solo due ingressi. Si ragruppano a due a due. Nessuna delle altre opzioni.

I generatori di costanti sono reti a: Un Ingresso. Nessuna delle altre opzioni. Due Ingressi. Zero Ingressi.

Quale delle seguenti opzioni non e' una rete combinatoria a un ingresso?. Porta NAND. Generatore di costanti. Elemento neutro. Inverter.

L'immagine in figura mostra la sintesi circuitale di un: Decoder. Nessuna delle altre opzioni. Demultiplexer. Multiplexer.

L'immagine in figura mostra la sintesi circuitale di un: Decoder. Demultiplexed. Nessuna delle altre opzioni. Multiplexer.

L'immagine in figura mostra la sintesi circuitale di un: Decoder. Decoder con enabler. Demultiplexer. Nessuna delle altre opzioni.

Cosa significa sintesi in forma SP in forma canonica?. L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi diretti o negati. L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi diretti o negati. L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi. L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi.

Esiste differenza fra mintermini, implicanti e implicanti principali?. No, non ci sono differenze. Si, ma non significative. Si, le differenze sono sostanziali. Si, ma le differenze sono impercettibili.

A cosa servono le mappe di Karnaugh?. Servono per rappresentare le leggi combinatorie e per la sintesi di reti combinatorie. Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte AND. Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte OR. Non sono presenti nel programma del corso.

E' possible realizzare una porta NOT con le porte universali?. No. Nessuna delle altre opzioni. Si, solo con le porte NAND. Si, solo con le porte NOR.

Perché le porte NAND e NOR sono dette universali?. Perché ogni porta logica può essere fatta usando esclusivamente porte NAND. Nessuna delle altre opzioni. Perché ogni porta logica può essere fatta usando esclusivamente porte NOR. Perché ogni porta logica può essere fatta usando esclusivamente porte NAND (o usando esclusivamente porte NOR).

Nella sintesi a porte NOR di una rete combinatoria: Ci vuole già una base di sintesi a porte NOR. Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti. Non si suppone nulla. Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme.

Nella sintesi a porte NAND di una rete combinatoria: Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme. Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti. Ci vuole già una base di sintesi a porte NAND. Non si suppone nulla.

Quali sono le differenza fra le reti sequenziali asincrone e le reti combinatorie?. Nessuna delle altre opzioni. Nessuna, entrambe hanno degli elementi di memoria per marcare lo stato interno. Nessuna, in entrambi lo stato di uscita dipende dallo stato di ingresso. Nelle reti sequenziali asincrone estitono elementi di memoria per marcare gli stati interni, nelle reti combinatorie no.

Quale è la corretta descrizione a parole del Flip-Flop SR?. Il FF-SR si comporta nel seguente modo: -se la variabile s è alta (vale \) e la variabile r è bassa (vale 0), l'uscita viene posta al livello basso (reset), -se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello alto (set); -se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti. Il FF-SR si comporta nel seguente modo: -se la variabile s è bassa (vale 0) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set), -se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset); -se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti. Il FF-SR si comporta nel seguente modo: -se la variabile s è alta (vale 1) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set), -se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset); -se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti. Il FF-SR si comporta nel seguente modo: -se la variabile s è alta (vale 1) e la variabile r è alta (vale 1), l'uscita viene posta al livello alto (set), -se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset); -se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti.

Una rete sequenziale asincrona viene pilotata in maniera fondamentale se: Se gli stati di ingresso successivi sono adiacenti. Il nuovo stato di ingresso viene fornito dopo 20 ms. Se lo stato interno viene aggiornato dopo 20 ms. Nessuna delle altre opzioni.

Cosa è una rete sequenziale asincrona?. E' una rete sempre in evoluzione il cui stato di uscita dipende dallo stato di ingresso. E' una rete sempre in evoluzione il cui stato interno dipende dall'uscita precedente. E' una rete sempre in evoluzione il cui stato di ingresso dipende dallo stato interno. E' una rete sempre in evoluzione il cui stato di uscita dipende dallo stao interno marcato e dallo stato di ingresso.

Il modello strutturale per la sintesi di reti sequenziali asincrone prevede: La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale. La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un meccanismo di retroazione per riportare lo stato interno attuale in ingresso alla rete A, iii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale. La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale. La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) un meccanismo di retroazione per riportare lo stato interno attuale in ingresso alla rete A, iv) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale.

Quando una tabella di flusso si dice normale?. Quando partendo da ogni stato interno al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato stabile. Nessuna delle altre opzioni. Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato. Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato stabile.

Quando una rete sequenziale asincrona è priva di alee essenziali?. Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è lo stesso nel quale si finisce variando un'altra volta lo stesso bit di ingresso. Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è diverso da quello in cui si finisce variando altre due volte lo stesso bit di ingresso. Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è lo stesso nel quale si finisce variando altre due volte lo stesso bit di ingresso. Nessuna delle altre opzioni.

Quando si deve utilizzare una stato ponte nella sintesi di reti sequenziali asincrone?. Quando non bastano i bit per le codifiche degli stati interni. Quando ci sono pochi stati interni. Quando esistono delle transizioni fra stati interni identificati le cui codifiche non sono adiacenti. Nessuna delle altre opzioni.

Quanti stati interni si utilizzano nella sintesi di un flip-flop SR commerciale?. 2. 1. 4. 3.

Quale è la corretta descrizione a parole del Flip-Flop D-Latch?. -Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q. -Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in salita di p (trasparenza). -Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto. -Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1. -Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q. -Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 0 (trasparenza). -Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto. -Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1. -Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q. -Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in discesa di p (trasparenza). -Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto. -Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1. -Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q. -Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 1 (trasparenza). -Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto. -Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

Si possono eliminare i ritardi di marcatura per gli stati interni nella sintesi a porte NAND di un flip-flop SR commerciale?. Si, perché basta il ritardo introdotto dalle porte NAND. Nessuna delle altre opzioni. Si, perché basta il ritardo introdotto dalle porte NOT. No, è necessario inserire un livello di logica di ritardo.

Quale è la corretta descrizione a parole del Flip-Flop D-positive edge triggered?. Nessuna delle altre opzioni. -Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q. -E' sensibile a d soltanto a cavallo del fronte in salita di p, per un tempo breve . -L'ingresso d viene campionato sul fronte di salita di p. -Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è in corto circuito con l'ingresso d. -L'uscita q viene adeguata al valore campionato di d mentre la rete è sensibile al valore di d. -Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q. -E' sensibile a d soltanto a cavallo del fronte in salita di p, per un tempo breve . -L'ingresso d viene campionato sul fronte di salita di p. -Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è disconnessa dall'ingresso. -L'uscita q viene adeguata al valore campionato di d dopo che la rete ha smesso di essere sensibile al valore di d. -Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q. -E' sensibile a d soltanto a cavallo del fronte di cambio di p, per un tempo breve . -L'ingresso d viene campionato sul fronte di cambio di p. -Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è disconnessa dall'ingresso. -L'uscita q viene adeguata al valore campionato di d dopo che la rete ha smesso di essere sensibile al valore di d.

Quale è il principale problema legato al fatto che il FF D-latch è trasparente quando l'ingresso p è a 1?. Non si può memorizzare in un FF D-Latch niente che sia funzione dell'ingresso p. Nessuna delle altre opzioni. Nessuno. Non si può memorizzare in un FF D-Latch niente che sia funzione dell'uscita q.

Quali sono i vantaggi sella sintesi per reti sequenziali asincrone con modello strutturale con Flip-Flop SR?. Permette di utilizzare meno stati di interni per risolvere lo stesso problema. Nessuna delle altre opzioni. Potrebbe non essere necessario inserire elementi di ritardo per la propagazione del nuovo stato interno e spesso il costo della sintesi finale risulta inferiore al modello classico con elementi di ritardo. Nessuno, è solo una modalità diversa per marcare gli stati interni.

Cosa si intende per modello strutturale con Flip-flop SR per la sintersi di reti sequenziali asincrone?. Si tratta di un modello in cui si utilizzano i flip-flop SR come supporto agli stati di uscita. Si tratta di un modello in cui si utilizzano i flip-flop SR come elemento di ritardo. Si tratta di un modello in cui si utilizzano i flip-flop SR come supporto agli stati di ingresso. Nessuna delle altre opzioni.

I piedini di una memoria RAM statica sono: Indirizzi (in ingresso), Dati (bidirezionali), Selezione del Banco (in ingresso), Selezione per la lettura (in ingresso), Selezione per la Scrittura (in ingresso). Indirizzi (bidirezionali), Dati (bidirezionali), Selezione del Banco (in ingresso), Selezione per la lettura (in ingresso), Selezione per la Scrittura (in ingresso). Indirizzi (in ingresso), Dati (in uscita), Selezione del Banco (in ingresso), Selezione per la lettura (in ingresso), Selezione per la Scrittura (in ingresso). Indirizzi (in ingresso), Dati (bidirezionali), Selezione del Banco (in ingresso), Selezione per la lettura (in uscita) Selezione per la Scrittura (in ingresso).

Le memorie RAM statiche sono: Nessuna delle altre opzioni. Matrici di Flip-flop D-Positive Edge Triggered. Matrici di condensatori. Matrici di Flip-Flop SR.

Le memorie RAM statiche sono: Reti sequenziali sincronizzate. Reti sequenziali asincone con il segnale di clock. Reti sequenziali asincrone. Reti combinatorie.

Le memorie ROM sono: Reti sequenziali sincronizzate. Reti sequenziali asincone con il segnale di clock. Reti combinatorie. Reti sequenziali asincrone.

Le memorie ROM sono: Reti sequenziali asincone con il segnale di clock. Nessuna delle precedenti. Reti sequenziali asincrone. Reti sequenziali sincronizzate.

Che cosa è un registro?. Una collezione di flip-flop D Latch in cui tutti gli ingressi p sono collegati ad un segnale clock, quindi una rete sequenziale sincronizzata. Una collezione di flip-flop D Latch, quindi una rete sequenziale asincrona. Una collezione di flip-flop D positive edge triggered, quindi una rete sequenziale asincrona. Nessuna delle altre opzioni.

Indicare quali sono le corrette regole di pilotaggio dei registri: Nessuna delle altre opzioni. Dato che i registri sono reti sequenziali sincronizzate non esistono regole di pilotaggio. Stati di ingresso successivi devono essere adiacenti (non possono variare per più di un bit). Gli stati di ingresso si devono mantenere stabili intorno al fronte di salita del clock, per un tempo Tsetup prima e Thold dopo.

Il fatto che due stati di ingresso ai registri, presentati su istanti di clock (fronti di salita) consecutivi, siano identici, adiacenti o non adiacenti non riveste alcuna importanza. Nessuna delle altre opzioni. E' vero solo se il registro è pilotato da una rete combinatoria a regime. E' falso. E' sempre vero.

Indicare quale delle seguenti descrizioni è quella corretta. Una rete sequenziale sincronizzata è, in prima approssimazione, una collezione di registri e di reti combinatorie, montati in qualunque modo. Ci possono essere anelli di reti combinatorie ma i registri devono avere tutti lo stesso clock. Ci possono essere anche anelli che abbiano registri al loro interno, in quanto questo non crea alcun problema. Nessuna delle altre opzioni. Una rete sequenziale sincronizzata è, in prima approssimazione, una collezione di registri e di reti sequenziali asincrone, montati in qualunque modo. E' fondamentale che non ci siano anelli di reti combinatorie (che invece darebbero vita ad una rete sequenziale asincrona), e che i registri abbiano tutti lo stesso clock. Ci possono essere senza alcun problema, invece, anelli che abbiano registri al loro interno, in quanto questo non crea alcun problema. Una rete sequenziale sincronizzata è, in prima approssimazione, una collezione di registri e di reti combinatorie, montati in qualunque modo. E' fondamentale che non ci siano anelli di reti combinatorie (che invece darebbero vita ad una rete sequenziale asincrona), e che i registri abbiano tutti lo stesso clock. Ci possono essere senza alcun problema, invece, anelli che abbiano registri al loro interno, in quanto questo non crea alcun problema.

Le specifiche di un registro contatore debbono quindi includere: La base b in cui il numero verrà espresso e il numero N delle sue cifre. La base b in cui il numero verrà espresso, il numero N delle sue cifre e il suo tipo (numero naturale o numero intero con o senza virgola ). La base b in cui il numero verrà espresso, il numero N delle sue cifre, Il numero di bit su cui rappresentare il valore che viene incrementato o decrementato e il suo tipo (numero naturale o numero intero con o senza virgola ). Il numero di bit su cui rappresentare il valore che viene incrementato o decrementato.

circuitale di: Un multiplexer. Un demultiplexer. Un registro funzionale. Nessuna delle altre opzioni.

Che cosa è un registro contatore?. Un registro contatore è una rete sequenziale sincronizzata il cui stato di uscita può essere interpretato come un numero che viene: -incrementato (contatore up) o -decrementato (contatore down) o -incrementato o decrementato in dipendenza del valore di un'opportuna variabile di comando (contatore up/down ). Un registro contatore è una rete sequenziale asincrona il cui stato di uscita può essere interpretato come un numero che, quando cambia l'ingresso viene: -incrementato (contatore up) o -decrementato (contatore down) o -incrementato o decrementato in dipendenza del valore di un'opportuna variabile di comando (contatore up/down ). Un registro contatore è una rete sequenziale sincronizzata il cui stato di uscita può essere interpretato come un numero che, all'arrivo di ogni segnale di sincronizzazione viene: -incrementato (contatore up) o -decrementato (contatore down) o -incrementato o decrementato in dipendenza del valore di un'opportuna variabile di comando (contatore up/down ). Nessuna delle altre opzioni.

circuitale di: Un decoder. Un demultiplexer. Nessuna delle altre opzioni. Un multiplexer.

strutturale di: Una rete sequenziale asincrona con elementi di ritardo. Una rete sequenziale sincronizzata di Mealy. Una rete sequenziale asincrona di Mealy Ritardato. Nessuna delle altre opzioni.

Nelle reti sequenziali sincronizzate: Nessuna delle altre opzioni. Non ci sono alee essenziali, né problemi di corse critiche. Stati interni consecutivi possono essere arbitrariamente distanti. Ci possono essere alee essenziali, ma non problemi di corse critiche. Stati interni consecutivi possono essere arbitrariamente distanti. Non ci sono alee essenziali, né problemi di corse critiche. Stati interni consecutivi devono essere adiacenti.

L'immagine mostrata è il modello strutturale di: Nessuna delle altre opzioni. Una rete sequenziale sincronizzata di Mealy. Una rete sequenziale asincrona con elementi di ritardo. Una rete sequenziale asincrona di Moore.

L'immagine mostrata è il modello strutturale di: Nessuna delle altre opzioni. Una rete sequenziale sincronizzata di Mealy. Una rete sequenziale asincrona con elementi di ritardo. Una rete sequenziale asincrona di Moore.

Che tipo di circuito logico è il processore?. Una rete sequenziale asincrona complessa. Una rete sequenziale sincronizzata complessa. Nessuna delle altre opzioni. Una rete combinatoria complessa.

Una rete sequenziale sincronizzata complessa si può scomporre in: Parte Operativa e Parte Istruttiva. Parte Operativa e Parte Controllo. Parte Operativa e Parte Esecutiva. Parte Esecutiva e Parte Controllo.

Nelle reti sequenziali sincronizzate complesse le miscro istruzioni: In un linguaggio di trasferimento fra registri sono assegnamenti al registro di stato. In un linguaggio Assembly fra registri sono assegnamenti a registri operativi. In un linguaggio di trasferimento fra registri sono assegnamenti a registri operativi. In un linguaggio Assembly fra registri sono assegnamenti al registro di stato.

Nelle reti sequenziali sincronizzate complesse i micro salti: In un linguaggio di trasferimento fra registri sono assegnamenti al registro di stato. In un linguaggio di trasferimento fra registri sono assegnamenti a registri operativi. In un linguaggio Assembly fra registri sono assegnamenti al registro di stato. In un linguaggio Assembly fra registri sono assegnamenti a registri operativi.

Una rete sequenziale sincronizzata complessa si può scomporre in: Nessuna delle altre opzioni. Parte Operativa e Parte Esecutiva. Parte Operativa e Parte Istruttiva. Parte Esecutiva e Parte Controllo.

Come si possono rappresentare i numeri interi all'interno della ALU?. Nessuna delle altre opzioni. In virgola mobile. Modulo e segno, Complemento a due. In base due.

Identificare l'affermazione corretta relativa al linguaggio Assembly: I programmi vengono compilati molto velocemente. Essendo a basso livello garantisce un elevato livello di portabilità. Nessuna delle altre opzioni. Consente di passare facilmente il codice da un processore ad un altro basta che si usi lo stesso sistema operativo.

Identificare l'affermazione corretta: La ALU è in grado di eseguire operazioni logiche (AND, OR, NOT, etc.) ed operazioni aritmetiche, interpretando le stringhe di bit che maneggia come numeri reali in base 2, o come numeri irrazionali rappresentati in complemento a 2. La ALU esegue operazioni sui numeri reali (o, per essere precisi, su un sottoinsieme di numeri razionali, visto che su un calcolatore si possono rappresentare soltanto numeri con un numero finito di cifre, che sono appunto razionali). La FPU è in grado di eseguire operazioni logiche (AND, OR, NOT, etc.) ed operazioni aritmetiche, interpretando le stringhe di bit che maneggia come numeri naturali in base 2, o come numeri interi rappresentati in complemento a 2. La ALU è in grado di eseguire operazioni logiche (AND, OR, NOT, etc.) ed operazioni aritmetiche, interpretando le stringhe di bit che maneggia come numeri naturali in base 2, o come numeri interi rappresentati in complemento a 2.

Identificare l'affermazione corretta: Nessuna delle altre opzioni. Nella programmazione in Assembly, il programmatore deve specificare solo quali sono le istruzioni che devono essere eseguite dalla ALU. Nella programmazione in Assembly, il programmatore deve specificare quali sono le istruzioni che devono essere eseguite dalla ALU e quali sono quelle che devono essere eseguite dalla FPU. Nella programmazione in Assembly, il programmatore deve specificare solo quali sono le istruzioni che devono essere eseguite dalla FPU.

Perché il linguaggio Assembly è di basso livello?. Perché non ci sono i cicli for e while. Perché le istruzioni scritte vengono direttamente eseguite dal processore. Nessuna delle altre opzioni. Perché è difficile da utilizzare.

Il registro EIP (Instruction Pointer register, a volte anche chiamato program counter) contiene: Nessuna delle altre opzioni. L'indirizzo della locazione dell'istruzione che il processore sta eseguendo. L'indirizzo della locazione a partire dalla quale sarà prelevata la prossima istruzione da eseguire. L'indirizzo della locazione dell'istruzione la cui esecuzione si è appena conclusa.

I registri generali di un processore PC sono. EAX, EBX, ECX, EDX, EBP, ESI, EDI e ESP ed hanno una capacità di 32 bit. EAX, EBX, ECX, EDX, EBP, ESI, EDI e ESP ed hanno una capacità di 8 bit. Nessuna delle altre opzioni. EAX, EBX, ECX, EDX, EBP, ESI, EDI e ESP ed hanno una capacità di 16 bit.

Con riferimento all'organizzazione funzionale di un calcolatore basato su architetture Intel x86, indicare l'affermazione corretta: Se una doppia o quadrupla locazione contiene un numero, la locazione di indirizzo più piccolo contiene gli 8 bit meno significativi del numero e così via fino alla locazione di indirizzo più grande che contiene gli 8 bit più significativi. Se una doppia o quadrupla locazione contiene un numero, la locazione di indirizzo più piccolo contiene gli 8 bit più significativi del numero e così via fino alla locazione di indirizzo più grande che contiene gli 8 bit meno significativi. Nessuna delle altre opzioni. Se una doppia o quadrupla locazione contiene un numero, la locazione di indirizzo più grande contiene gli 8 bit meno significativi del numero e così via fino alla locazione di indirizzo più piccolo che contiene gli 8 bit più significativi.

Con riferimento all'organizzazione funzionale di un calcolatore basato su architetture Intel x86, indicare l'affermazione corretta: Se il processore accede ad una locazione doppia o quadrupla, allora esso utilizzerà come indirizzo quello della prima delle locazioni interessate. Nessuna delle altre opzioni. Se il processore accede ad una locazione doppia o quadrupla, allora esso utilizzerà come indirizzo quello della prima e dell'ultima delle locazioni interessate, in modo da specificare un intervallo valido. Se il processore accede ad una locazione doppia o quadrupla, allora esso utilizzerà come indirizzo quello dell'ultima delle locazioni interessate.

Con riferimento all'organizzazione funzionale di un calcolatore basato su architetture Intel x86, indicare l'affermazione corretta: Le locazioni di memoria e le porte di I/O sono strutturalmente identiche l'una all'altra, cioè posso scegliere se scrivere o leggere un dato in una qualunque cella di memoria o porta. Mentre le locazioni di memoria sono strutturalmente identiche l'una all'altra, cioè posso scegliere se mettere un dato in una qualunque cella di memoria, le porte di I/O non lo sono. Mentre le locazioni di memoria sono strutturalmente identiche l'una all'altra, cioè posso scegliere se mettere un dato in una qualunque cella di memoria, esistono dei casi in cui le porte di I/O non lo sono. Nessuna delle altre opzioni.

La seguente istruzione: MOV %EAX, pippo. E' scritta in linguaggio assembly. Nessuna delle altre opzioni. E' scritta in linguaggio macchina. E' scritta in linguaggio mnemonico.

La seguente istruzione: MOV %EAX, 0x01F4E39A. Dice al processore di spostare il contenuto del registro EAX nella porta di I/O il cui indirizzo è 0x01F4E39A. Dice al processore di spostare il contenuto del registro EAX nella linea di memoria il cui indirizzo della locazione meno significativo è 0x01F4E39A. Dice al processore di spostare il valore 0x01F4E39A nel registro EAX. Dice al processore di spostare il contenuto della linea di memoria, il cui indirizzo della locazione meno significativo è 0x01F4E39A, nel registro EAX.

La seguente istruzione: MOV %EAX, 0x01F4E39A. Nessuna delle altre opzioni. E' scritta in linguaggio macchina. E' scritta in linguaggio assembly. E' scritta in linguaggio mnemonico.

La seguente istruzione: MOV %EAX, 0x01F4E39A. Dice al processore di spostare il contenuto del registro EAX nella linea di memoria il cui indirizzo della locazione meno significativo è 0x01F4E39A. Nessuna delle altre opzioni. Dice al processore di spostare il contenuto del registro EAX nella porta di I/O il cui indirizzo è 0x01F4E39A. Dice al processore di spostare il contenuto della linea di memoria, il cui indirizzo della locazione meno significativo è 0x01F4E39A, nel registro EAX.

La seguente istruzione in linguaggio mnemonico MOV $0x2000,(%EDI): Sposta il contenuto della locazione di memoria con indirizzo 0x2000 nella locazione di memoria puntata dal contenuto di EDI. Sposta il contenuto della locazione di memoria con indirizzo 0x2000 nel registro EDI. Sposta il valore 0x2000 nel registro EDI. Sposta il valore 0x2000 nella locazione di memoria puntata dal contenuto di EDI.

Quale delle seguenti affermazioni è vera?. Nel linguaggio mnemonico, uno o entrambi gli operandi, possono trovarsi in memoria. In tal caso, per riferirli bisogna specificarne l'indirizzo a 8 bit. Nel linguaggio mnemonico, uno o entrambi gli operandi, possono trovarsi in memoria. In tal caso, per riferirli bisogna specificarne l'indirizzo a 32 bit. Nel linguaggio mnemonico, uno degli operandi, sia esso sorgente o destinatario, ma mai entrambi, può trovarsi in memoria. In tal caso, per riferirlo bisogna specificarne l'indirizzo a 32 bit. Nel linguaggio mnemonico, uno degli operandi, sia esso sorgente o destinatario, ma mai entrambi, può trovarsi in memoria. In tal caso, per riferirlo bisogna specificarne l'indirizzo a 8 bit.

La seguente pseudo istruzione in linguaggio mnemonico OPCODE $0x5683A20B,%ECX rappresenta: Un esempio di indirizzamento immediato per l'operando sorgente. Un esempio di indirizzamento per registro per l'operando sorgente. Nessuna delle altre opzioni. Un esempio di indirizzamento con registro puntatore per l'operando sorgente.

Quali sono i campi di una tipica istruzione in linguaggio mnemonico (quello presentato durante il corso)?. Nessuna delle altre opzioni. OPCODEsize destination, source. OPCODEsize source, destination, address. OPCODEsize source, destination, value.

Con riferimento al linguaggio Assembly, cosa sono le istruzioni di controllo?. Sono istruzioni che si occupano di: -gestione di sotto programmi -salti. Nessuna delle altre opzioni. Sono istruzioni che si occupano di: >> -trasferimento dati -operazioni aritmetiche -operazioni di traslazione/rotazione -operazioni logiche. Sono istruzioni che si occupano di: -gestione di sotto programmi -salti -trasferimento dati.

Con riferimento al linguaggio Assembly, cosa sono le istruzioni operative?. Sono istruzioni che si occupano di: -trasferimento dati -operazioni aritmetiche -operazioni di traslazione/rotazione -operazioni logiche. Sono istruzioni che si occupano di: >> -gestione di sotto programmi -salti. Nessuna delle altre opzioni. Sono istruzioni che si occupano di: -gestione di sotto programmi -salti -trasferimento dati.

Quali sono i registri utilizzati per la gestione della pila in linguaggio Assembly?. I registri ESP ed EBP. Nessuna delle altre opzioni. I registri ESP ed EIP. I registri push e pop.

Quali delle seguenti affermazioni relative alla gestione della pila in Assembly è vera?. -il registro ESP va inizializzato con l'indirizzo della locazione immediatamente successiva a quella di testa; -l'immissione di un'informazione nella pila (operazione push) va effettuata decrementando prima l'indirizzo contenuto nel registro ESP ed utilizzando poi tale indirizzo come indirizzo per un'operazione di scrittura in memoria; -il prelievo di un'informazione della pila (operazione pop) va effettuato utilizzando prima il contenuto del registro ESP come indirizzo per un'operazione di lettura dalla memoria e poi incrementando tale indirizzo. Nessuna delle altre opzioni. -il registro ESP va inizializzato con l'indirizzo della locazione immediatamente successiva a quella di fondo; -l'immissione di un'informazione nella pila (operazione push) va effettuata incrementando prima l'indirizzo contenuto nel registro ESP ed utilizzando poi tale indirizzo come indirizzo per un'operazione di scrittura in memoria; -il prelievo di un'informazione della pila (operazione pop) va effettuato utilizzando prima il contenuto del registro ESP come indirizzo per un'operazione di lettura dalla memoria e poi decrementando tale indirizzo. -il registro ESP va inizializzato con l'indirizzo della locazione immediatamente successiva a quella di fondo; -l'immissione di un'informazione nella pila (operazione push) va effettuata decrementando prima l'indirizzo contenuto nel registro ESP ed utilizzando poi tale indirizzo come indirizzo per un'operazione di scrittura in memoria; -il prelievo di un'informazione della pila (operazione pop) va effettuato utilizzando prima il contenuto del registro ESP come indirizzo per un'operazione di lettura dalla memoria e poi incrementando tale indirizzo.

L'istruzione -ADD source, destination. Modifica tutti i flag. Modifica solo il Carry Flag (CF). Modifica solo l'overflow flag (OF). Non modifica nessun flag.

L'istruzione -CMP source, destination. Non modifica nessun flag. Modifica solo l'overflow flag (OF). Modifica solo il Carry Flag (CF). Modifica tutti i flag.

L'istruzione -SHR destination. Effettua uno shift a sinistra dei bit che costituiscono l'operando destinatario. Il bit più significativo del destinatario va a finire nel CF, mentre il bit meno significativo viene posto a uno. Effettua uno shift a destra dei bit che costituiscono l'operando destinatario. Il bit meno significativo del destinatario va a finire nel CF, mentre il bit più significativo viene posto a uno. Effettua uno shift a sinistra dei bit che costituiscono l'operando destinatario. Il bit più significativo del destinatario va a finire nel CF, mentre il bit meno significativo viene posto a zero. Effettua uno shift a destra dei bit che costituiscono l'operando destinatario. Il bit meno significativo del destinatario va a finire nel CF, mentre il bit più significativo viene posto a zero.

L'istruzione -SAL destination. Effettua uno shift a sinistra dei bit che costituiscono l'operando destinatario. Il bit più significativo del destinatario va a finire nel CF, mentre il bit meno significativo viene posto a zero. Effettua uno shift a destra dei bit che costituiscono l'operando destinatario. Il bit meno significativo del destinatario va a finire nel CF, mentre il bit più significativo viene posto a uno. Effettua uno shift a destra dei bit che costituiscono l'operando destinatario. Il bit meno significativo del destinatario va a finire nel CF, mentre il bit più significativo viene posto a zero. Effettua uno shift a sinistra dei bit che costituiscono l'operando destinatario. Il bit più significativo del destinatario va a finire nel CF, mentre il bit meno significativo viene posto a uno.

Cosa fa l'istruzione Assembly HLT?. Blocca temporaneamente l'esecuzione del programma. Nessuna delle altre opzioni. Attende che la prossima istruzione sia eseguita. Attende che l'utente inserisca un messaggio di stop da tastiera.

Quale delle seguenti affermazioni è vera?. -Le istruzioni con codice operativo CALL salvano nella pila l'indirizzo della prima istruzione del sottoprogramma da eseguire. -Quelle con codice operativo RET rintracciano nello spazio di I/O l'indirizzo dell'istruzione di rientro e lo utilizzano come indirizzo di salto. -Le istruzioni con codice operativo CALL salvano nella pila l'indirizzo dell'istruzione di rientro. -Quelle con codice operativo RET rintracciano nello spazio di I/O l'indirizzo dell'istruzione di rientro e lo utilizzano come indirizzo di salto. -Le istruzioni con codice operativo CALL salvano nella pila l'indirizzo della prima istruzione del sottoprogramma da eseguire. -Quelle con codice operativo RET rintracciano nella pila l'indirizzo dell'istruzione di rientro e lo utilizzano come indirizzo di salto. -Le istruzioni con codice operativo CALL salvano nella pila l'indirizzo dell'istruzione di rientro. -Quelle con codice operativo RET rintracciano nella pila l'indirizzo dell'istruzione di rientro e lo utilizzano come indirizzo di salto.

Con riferimento alle istruzioni di Salto del linguaggio Assembly, indicare quale delle seguenti affermazioni è quella vera (si consideri che la condizione di salto sia verificata): Esse non modificano il valore di alcun registro. Esse aggiornano il valore di ESP. Nessuna delle altre opzioni. Esse aggiornano il valore di EIP.

Con riferimento alle istruzioni di Salto Condizionato del linguaggio Assembly, indicare quale delle seguenti affermazioni è quella vera: Le condizioni non dipendono dal valore dei flag e i flag vengono modificati. Le condizioni dipendono dal valore dei flag e i flag vengono modificati. Le condizioni non dipendono dal valore dei flag e i flag non vengono modificati. Le condizioni dipendono dal valore dei flag e i flag non vengono modificati.

Dato il programma mostrato in figura, il contenuto (in decimale) del registro CL alla fine dell'esecuzione è: 8. 2. 10. 4.

In Assembly GAS le seguenti stringe: -.GLOBAL _main; -.data; -.text sono: Delle specificazioni. Delle istruzioni. Nessuna delle altre opzioni. Delle indicazioni.

In assembly GAS le righe di un programma sono: Direttive ed istruzioni. Direttive ed indicazioni. Indicazioni ed istruzioni. Nessuna delle altre opzioni.

Il programma mostrato in figura: Conta il numero di occorrenze a zero in una doppia parola. Conta il numero di occorrenze a uno in una parola. Conta il numero di occorrenze a zero in una parola. Conta il numero di occorrenze a uno in una doppia parola.

dell'esecuzione è: Nessuna delle altre opzioni. 7. 9. 8.

dell'esecuzione è: 9. 7. Nessuna delle altre opzioni. 8.

figura: Conta il numero di occorrenze della lettera e come iniziale. Nessuna delle altre opzioni. Conta il numero di occorrenze delle lettere che non sono la e. Conta il numero di occorrenze della lettera è.

figura: Conta il numero di occorrenze della lettera e. Conta il numero di occorrenze della lettera e come iniziale. Conta il numero di occorrenze delle lettere che non sono la e. Nessuna delle altre opzioni.

Dato il programma mostrato in figura, il contenuto (in decimale) della variabile risultato alla fine dell'esecuzione è: 27. 362880. 81. 54231231.

Dato il programma mostrato in figura, il contenuto (in decimale) della variabile risultato alla fine dell'esecuzione è: 25. 1000. 120. 125.

Dato il programma mostrato in figura, il contenuto (in decimale) della variabile risultato alla fine dell'esecuzione è: 2. 4. 1. 0.

Dato il programma mostrato in figura, il contenuto (in decimale) della variabile risultato alla fine dell'esecuzione è: 0. 1. 4. 2.

Con riferimento al linguaggio Assembly GAS, quali delle seguenti affermazioni è falsa?. Non esistono regole di scopo. La memoria non è accessibile da qualunque sottoprogramma, in qualunque punto. Non esiste il concetto di variabile locale ad un sottoprogramma. Tutte le variabili (cioè la memoria indirizzabile) sono globali.

Il programmatore che utilizza Assembly GAS, per gestire l'I/O: Può usare nel programma Assembly direttamente le funzioni di I/O del C/C++. Deve utilizzare dei sottoprogrammi di utilità. Può utilizzare le istruzioni IN e OUT. Non può fare niente.

I pedini di comando di un semplice processore (/MRD, /MWR, /IOR,/IOWR) sono: La direzione dipende dalle attività che di volta il volta il processore deve svolgere. In uscita dal processore. Bidirezionali. In ingresso al processore.

Il piedino di reset di un semplice processore: E' in uscita e serve a resettare la memoria. E' in uscita e serve a resettare lo spazio di I/O. Nessuna delle altre opzioni. E' in uscita e serve a resettare la memoria e lo spazio di I/O.

I piedini per il trasferimento dati di un semplice processore sono: Bidirezionali. La direzione dipende dalle attività che di volta il volta il processore deve svolgere. In ingresso al processore. In uscita dal processore.

I piedini di indirizzo di un semplice processore sono: In uscita dal processore. In ingresso al processore. Bidirezionali. La direzione dipende dalle attività che di volta il volta il processore deve svolgere.

I piedini dei blocchi funzionali che costituiscono un calcolatore elettronico servono per: Per comunicare con il mondo esterno. Per alimentare i blocchi. Comandare il calcolatore. Nessuna delle altre opzioni.

Si consideri un semplice processore a 8 bit, spazio di memoria da 1GB e spazio di I/O da 64 KB. Indicare la descrizione corretta: Esso utilizza 8 piedini per i dati, 30 piedini per gli indirizzi di cui i 16 meno significativi si utilizzano quando viene indirizzato lo spazio di I/O. Esso utilizza 8 piedini per i dati, 32 piedini per gli indirizzi e 16 piedini per lo spazio di I/O. Esso utilizza 8 piedini di indirizzo e 32 piedini per i dati. Esso utilizza 8 piedini per i dati, 32 piedini per gli indirizzi di cui i 16 meno significativi si utilizzano quando viene indirizzato lo spazio di I/O.

Con riferimento ad una semplice architettura di calcolatore, Indicare quale delle seguenti affermazioni è quella corretta: Il bus di comunicazione è costituito dai fili per lo scambio dei dati. Nessuna delle altre opzioni. Il bus di comunicazione è costituito dai fili per la trasmissione degli indirizzi e lo scambio dei dati. Il bus di comunicazione è costituito dai fili per la trasmissione degli indirizzi.

Con riferimento ad una semplice architettura di calcolatore, Indicare quale delle seguenti affermazioni è quella corretta: Per gestire la mutua esclusione i piedini collegati al bus dati di ciascun blocco funzionale sono supportati da una porta 3-state. Nessuna delle altre opzioni. Per gestire la mutua esclusione i piedini collegati al bus dati di ciascun blocco funzionale sono supportati da un registro la cui uscita è comandata da una porta 3-state. Per gestire la mutua esclusione i piedini collegati al bus dati di ciascun blocco funzionale sono supportati da un registro.

figura: Essa mostra la realizzazione di un banco di memoria da due mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 8 bit. Essa mostra la realizzazione di un banco di memoria da un mega locazioni da 8 bit, utilizzando due banchi di memoria da mezzo mega locazioni da 8 bit. Nessuna delle altre opzioni. Essa mostra la realizzazione di un banco di memoria da un mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 4 bit.

Si consideri l'immagine in figura: Nessuna delle altre opzioni. Essa mostra la realizzazione di un banco di memoria da un mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 4 bit. Essa mostra la realizzazione di un banco di memoria da due mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 8 bit. Essa mostra la realizzazione di un banco di memoria da un mega locazioni da 8 bit, utilizzando due banchi di memoria da mezzo mega locazioni da 8 bit.

Il processore PC è a 32 bit in quanto: Nessuna delle altre opzioni. E' in grado di trasferire, in un unico ciclo di bus, fino a 4 byte. E' in grado di trasferire, in un unico ciclo di bus, 4 byte. E' in grado di trasferire, in 4 cicli di bus, 4 byte.

In un calcolatore basato su processore PC a 32 bit: Il processore comanda i piedini /re e ready per l'inizio e la fine del ciclo di bus. Il piedino /re è comandato dal processore per cominciare un ciclo di bus. Il piedino ready viene comandato dall'esterno per notificare che il ciclo di bus si può concludere. Il piedino ready è comandato dal processore per cominciare un ciclo di bus. Il piedino /re viene comandato dall'esterno per notificare che il ciclo di bus si può concludere. Nessuna delle altre opzioni.

Nel Processore PC a 32 bit, i piedini byte enable (/BE3-/BE0) servono per: Nessuna delle altre opzioni. Identificare un byte nello spazio di memoria. Selezionare i byte da trasferire nella linea indirizzata. Selezionare le linee da trasferire nei byte indirizzati.

Il processore PC è costituito dalla seguenti unità fondamentali: Local Bus Unit (LU), Control Bus Unit (CU), Arithmetic and Logic Unit (ALU), Floating point Unit (FPU), Memory Management Unit (MMU). Local Bus Unit (LU), Control Bus Unit (CU), Prefetch Unit (PU), Arithmetic and Logic Unit (ALU), Floating point Unit (FPU). Nessuna delle altre opzioni. Bus Unit (BU), Prefetch Unit (PU), Arithmetic and Logic Unit (ALU), Floating point Unit (FPU), Memory Management Unit (MMU).

Il processore PC vede il suo spazio esterno: Come un insieme contiguo di linee da 4 byte consecutivi, il primo dei quali ha indirizzo multiplo di 4. Tale indirizzo prende il nome di indirizzo di linea. Come un insieme contiguo di linee da 32 byte consecutivi, il primo dei quali ha indirizzo multiplo di 4. Tale indirizzo prende il nome di indirizzo di linea. Come un insieme contiguo di linee da 4 byte, il primo dei quali ha indirizzo multiplo di 4. Tale indirizzo prende il nome di indirizzo di linea. Nessuna delle altre opzioni.

In un calcolatore con spazio di memoria di 4 GB organizzato in linee, il numero di piedini di indirizzo è pari a: 30. 32. 31. 29.

figura: Mostra il montaggio di una RAM da 1 GB organizzata per linee. Mostra il montaggio di una RAM da 1 MB organizzata per linee. Mostra il montaggio di una RAM da 1 MB organizzata per colonne. Mostra il montaggio di una RAM da 1 GB organizzata per colonne.

Si consideri l'immagine in figura: Nessuna delle altre opzioni. Mostra un transceiver utilizzato per il pilotaggio del bus dati. Mostra un transceiver utilizzato per il pilotaggio del bus indirizzi. Mostra un latch utilizzato per il pilotaggio del bus indirizzi.

Si consideri l'immagine in figura: Mostra un transceiver utilizzato per il pilotaggio del bus indirizzi. Mostra un latch utilizzato per il pilotaggio del bus indirizzi. Mostra un transceiver utilizzato per il pilotaggio del bus dati. Mostra un latch utilizzato per il pilotaggio del bus dati.

Si consideri l'immagine in figura: Mostra un transceiver utilizzato per il pilotaggio del bus indirizzi. Mostra un latch utilizzato per il pilotaggio del bus indirizzi. Mostra un latch utilizzato per il pilotaggio del bus dati. Mostra un transceiver utilizzato per il pilotaggio del bus dati.

In un calcolatore basato su processore PC a 32 bit in grado di gestire uno spazio di memoria a 32 bit e uno spazio di I/O con interfacce a 32, 16 e 8 bit: Il bus dati potrebbe essere unico, mentre il bus indirizzi potrebbe essere unico o formato da 3 bus fisicamente distinti. Il bus indirizzi, cosi come il bus dati, deve essere unico. Nessuna delle altre opzioni. Il bus indirizzi potrebbe essere unico, mentre il bus dati potrebbe essere unico o formato da 3 bus fisicamente distinti.

Si consideri l'immagine in figura: Mostra uno spazio esterno visto dal processore organizzato in linee da 2 byte. Mostra uno spazio esterno visto dal processore organizzato in byte da 2 linee. Mostra uno spazio esterno visto dal processore organizzato in linee da 4 byte. Nessuna delle altre opzioni.

Si consideri l'immagine in figura: Mostra un circuito di controllo per un bus dati a 8 bit. Nessuna delle altre opzioni. Mostra un circuito di abilitazione per un bus dati a 8 bit. Mostra un circuito di pilotaggio per un bus dati a 8 bit.

Come viene distrutto il record di attivazione alla fine dell'istanza di un sottoprogramma?. In contemporanea il chiamato rimuove dalla pila: 1) lo spazio per le variabili locali, 2) il link dinamico, 3) l'indirizzo di ritorno (tramite la RET); il chiamante rimuove dalla pila lo spazio per i parametri attuali. Comincia il chiamato che rimuove dalla pila: 1) lo spazio per le variabili locali, 2) il link dinamico, 3) l'indirizzo di ritorno (tramite la RET).Successivamente, il chiamante rimuove dalla pila lo spazio per i parametri attuali. Comincia il chiamante che rimuove dalla pila lo spazio per i parametri attuali. Successivamente, il chiamato rimuove dalla pila: 1) lo spazio per le variabili locali, 2) il link dinamico, 3) l'indirizzo di ritorno (tramite la RET). Nessuna delle altre opzioni.

Con riferimento alla programmazine mista, nella formazione del record di attivazione, il sottoprogramma chiamato inserisce nella pila: 1) I parametri attuali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di ritorno (il valore attuale di EIP, tramite la CALL). 1) L'indirizzo dello stack per programma chiamante (link dinamico, opzionale), 2) Lo spazio per le variabili locali. 1) I parametri formali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di ritorno (il valore attuale di EIP, tramite la CALL). 1) I parametri formali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di chiamata.

Con riferimento alla programmazine mista, nella formazione del record di attivazione, il sottoprogramma chiamante (il main o un'altra funzione) inserisce nella pila: 1) I parametri formali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di ritorno (il valore attuale di EIP, tramite la CALL). 1) I parametri formali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di chiamata. 1) L'indirizzo dello stack per programma chiamante (link dinamico, opzionale), 2) Lo spazio per le variabili locali. 1) I parametri attuali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di ritorno (il valore attuale di EIP, tramite la CALL).

Con riferimento alla programmazione mista, il livello dinamico è: Il numero di istanze terminate di una funzione o di altre funzioni, a partire dal livello dinamico 0 associato alla funzione main(). Nessuna delle altre opzioni. Il numero di istanze non ancora terminate di una funzione o di altre funzioni, a partire dal livello dinamico 0 associato alla funzione main(). Il numero di istanze di una funzione o di altre funzioni, a partire dal livello dinamico 0 associato alla funzione main().

Con riferimento al Il controllore video VGA (Video Graphics Array): ". Quando esso è in modalità video esso gestisce 2000 posizioni: a ciascuna posizione sono associati due byte: un byte per l'attributo colore e uno per l'informazione. Quando esso è in modalità testo esso gestisce 2000 posizioni: a ciascuna posizione sono associati due byte: un byte per l'attributo colore e uno per l'informazione. Quando esso è in modalità testo si specifica in AX parametro (modo) e si richiama una funzione del BIOS di inizializzazione. Nessuna delle altre opzioni.

Il controllore video VGA (Video Graphics Array) è formato da: Un insieme di registri e da una memoria video che fa direttamente riferimento allo schermo. Due porte e da una memoria video che fa direttamente riferimento allo schermo. Nessuna delle altre opzioni. Due registri e da una memoria video che fa direttamente riferimento allo schermo.

Con riferimento ad una semplice interfaccia della tastiera, il make code è: Un codice che si genera quando viene premuto un tasto sulla testiera: si genera una sequenza di byte corrispondente al codice di scansione. Un codice che si genera quando viene rilasciato un tasto sulla testiera: è un byte corrispondente al codice di scansione. Nessuna delle altre opzioni. Un codice che si genera quando viene premuto un tasto sulla testiera: è un byte corrispondente al codice di scansione.

Una semplice interfaccia per la gestione della tastiera ha in genere al suo interno: Due registri che fungono da: buffer di ingresso/uscita, registro di lettura/scrittura. Quattro registri che fungono da: buffer di ingresso, buffer di uscita, registro di lettura e registro di scrittura. Quattro registri che fungono da: buffer di ingresso, buffer di uscita, registro di stato e registro di comando. Due registri che fungono da: buffer di ingresso/uscita, registro di stato/comando.

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguenti affermazioni è quella vera: Nessuna delle altre opzioni. Le eccezioni del processore hanno tipo esplicito assegnato dalla routine di interruzione che è legato alla causa che determina le interruzioni. Per interruzioni esterne mascherabili (arrivano tramite /INTR) il tipo viene prelevato tramite il bus di interruzione. Infatti, ogni richiesta è sempre accompagnata dalla specifica di uno dei 256 tipo. Le interruzioni esterne sono sincrone rispetto al programma in esecuzione.

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguente affermazioni è quella vera: Non possono essere generate a controllo di programma. Non sono mai generate in caso di anomalie circuitali. Il processore riceve una richiesta tramite un piedino specifico. Tale richiesta viene analizzata: per gestirla il processore interrompe temporaneamente il programma in esecuzione e provvede all'esecuzione di una apposita routine che ha l'obiettivo di gestire la situzione che ha generato la richiesta di interruzione. Le interruzioni servono solo per la gestione del trasferimento dati da e per le interfacce.

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguente affermazioni è quella vera: Le interruzioni esterne sono asincrone rispetto al programma in esecuzione: esse possono giungere in qualsiasi momento, ma il processore termina la fase di esecuzione dell'istruzione corrente e poi esamina eventuali richieste di interruzione. Questo tipo di interruzione non può interrompere nel bel mezzo l'esecuzione di una istruzione. Le eccezioni del processore non sospendono mai l'esecuzione dell'istruzione in corso che ha generato l'anomalia. Le interruzioni prodotte dall'istruzione INT e quelle single step trap sono sincrone: esse producono l'interruzione di nessuna istruzione. Nessuna delle altre opzioni.

Il gate delle interruzioni: Esso è formato da 8 bit che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI). Esso è formato da 4 byte che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI). Nessuna delle altre opzioni. Esso è formato da 8 byte che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI).

La tabella delle interruzioni: Essa è formato da 8 byte che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI). Nessuna delle altre opzioni. Essa è formato da 8 bit che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI). Essa è formato da 4 byte che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI).

Le eccezioni del processore si dividono in: Eccezioni sincrone ed asincrone. Nessuna delle altre opzioni. Interruzioni mascherabili, non mascherabili e generate dall'istruzione INT. Trap, fault e abort.

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera: Il controllore riceve le richieste di interruzione tramite il piedino di ingresso /INTR e le invia al processore tramite uno dei 24 piedini di uscita (IR0-IR23). Nessuna delle altre opzioni. Il controllore riceve le richieste di interruzione tramite 24 piedini di ingresso (IR0-IR23). Invia al processore la richiesta effettiva di interruzione tramite il piedino di uscita /INTR. Il controllore riceve le richieste di interruzione tramite il piedino di ingresso /INTa e le invia al processore tramite uno dei 24 piedini di uscita (IR0-IR23).

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera: Il controllore può essere gestito dal programmatore che lo vede come una interfaccia montata nello spazio di I/O. Ci sono solo 3 registri direttamente accessibili a 32 bit. Il controllore può essere gestito dal programmatore che lo vede come una interfaccia montata nello spazio di memoria. Ci sono 3 registri direttamente accessibili a 32 bit e 64 registri nascosti (accessibili tramite porte). Il controllore può essere gestito dal programmatore che lo vede come una interfaccia montata nello spazio di I/O. Ci sono 3 registri direttamente accessibili a 32 bit e 64 registri nascosti (accessibili tramite porte). Il controllore può essere gestito dal programmatore che lo vede come una interfaccia montata nello spazio di memoria. Ci sono solo 3 registri direttamente accessibili a 32 bit.

Il bus speciale che consente al processore di comunicare con il controllore delle interruzioni APIC è formato da: I file collegati ai piedini: 1) /INTR , 2) /INTA 3) TP. Nessuna delle altre opzioni. I fili collegati ai piedini: 1) a31-a2, 2)d31-d0, /be3-/be0. I file collegati ai piedini: 1) /INTR , 2) /INTA 3) IR0-IR23.

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera: Nessuna delle altre opzioni. Il controllore APIC è collegato al bus locale a 8 bit del processore tramite i classici piedini di indirizzo, dati e di controllo (piedini di ingresso nella parte LOCAL APIC). Il controllore APIC è collegato al bus locale a 16 bit del processore tramite i classici piedini di indirizzo, dati e di controllo (piedini di ingresso nella parte LOCAL APIC). Il controllore APIC è collegato al bus locale a 32 bit del processore tramite i classici piedini di indirizzo, dati e di controllo (piedini di ingresso nella parte LOCAL APIC).

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera: La tabella delle interruzioni non ha bisogno di essere inizializzata: essa si modifica e si aggiorna automaticamente mentre vengono inviate e gestite le richieste di interruzione. Occorre inizializzare la tabella delle interruzioni, cioè scrivere per ogni tipo di interruzione utilizzato un gate di interrupt che contenga l'indirizzo della routine che gestisce l'interruzione stessa. Occorre inizializzare la tabella delle interruzioni, cioè scrivere per ogni tipo di interruzione utilizzato un gate di interrupt che contenga l'indirizzo della routine che gestisce l'interruzione stessa. Inoltre, essa si modifica e si aggiorna automaticamente mentre vengono inviate e gestite le richieste di interruzione. Nessuna delle altre opzioni.

Per cosa sono dedicati, in genere, i piedini IR0 o IR2 del controllore APIC per le interruzioni?. Per inviare richieste da parte del controllore della tastiera. Per inviare richieste da parte del controllore della memoria cache. Per inviare richieste da parte del controllore VGA. Nessuna delle altre opzioni.

Si consideri una semplice interfaccia gestita tramte il meccanismo delle interruzioni. Essa comunica con il controllore delle interruzioni tramite: Nessuna delle altre opzioni. -Il piedino INTO: è collegato a IR4 e invia una richiesta di interruzione quando il buffer di ingresso diviene pieno. Questo accade quando il registro RBR contiene un nuovo byte prelevato dal dispositivo esterno. -Il piedino INTI: è collegato a IR5 invia una richiesta di interruzione quando il buffer di uscita diviene vuoto e un nuovo dato può essere messo all'interno del registro TBR. TBR diviene vuoto quando il suo contenuto viene trasferito al trasduttore associato all'interfaccia. -Il piedino INTI: è collegato a IR4 e invia una richiesta di interruzione quando il buffer di ingresso diviene pieno. Questo accade quando il registro TBR contiene un nuovo byte prelevato dal dispositivo esterno. -Il piedino INTO: è collegato a IR5 invia una richiesta di interruzione quando il buffer di uscita diviene vuoto e un nuovo dato può essere messo all'interno del registro RBR. RBR diviene vuoto quando il suo contenuto viene trasferito al trasduttore associato all'interfaccia. -Il piedino INTI: è collegato a IR4 e invia una richiesta di interruzione quando il buffer di ingresso diviene pieno. Questo accade quando il registro RBR contiene un nuovo byte prelevato dal dispositivo esterno. -Il piedino INTO: è collegato a IR5 invia una richiesta di interruzione quando il buffer di uscita diviene vuoto e un nuovo dato può essere messo all'interno del registro TBR. TBR diviene vuoto quando il suo contenuto viene trasferito al trasduttore associato all'interfaccia.

Con riferimento alla gestione delle interfacce mediante meccanismo delle interruzioni, indicare quale delle seguenti affermazioni è falsa: Nessuna delle altre opzioni. Rispetto a quando l'interfaccia viene gestita a controllo di programma (si legge o scrive direttamente nei registri con delle istruzioni Assembly), il meccanismo delle interruzioni comporta dei passi aggiuntivi. La gestione di una interfaccia ad interruzione di programma comporta una maggiore perdita di tempo per il trasferimento del singolo dato. Nella gestione della richiesta di interruzione occorre effettuare accessi aggiuntivi in memoria per salvare il valore dell'EIP corrente e impostare quello dell'EIP del driver.

Una memoria Ram dinamica da 1 Mega bit, quanti piedini di indirizzo ha: 20. Nessuna delle altre opzioni. 30. 10.

I piedini /CAS e /RAS delle memorie RAM dinamiche servono, rispettivamente, per: Nessuna delle altre opzioni. Specificare che si sta selezionando la scrittura o la lettura. Specificare che si sta selezionando la cache o la memoria centrale. Specificare che si sta selezionando la colonna o la riga.

Indicare fra le seguenti tipologia di memoria quali sono le più veloci: Dischetto Magnetico. Memorie Dinamiche. Hard Disk. Memorie statiche.

Quali sono i dispositivi di memorizzazione più veloci che si possono trovare in un calcolatore?. Memorie statiche. Registri della CPU e code di pre-fetch. Memorie di massa. Memorie Dinamiche.

Le memorie di RAM dinamiche sono fatte con: Flip Flop D positive edge triggered. Flip Flop D Latch. Nessuna delle altre opzioni. Flip Flop SR.

Il collo di bottiglia nella comunicazione fra CPU e memoria sta: Nessuna delle altre opzioni. Nella memoria centrale. Nella memoria cache. Nella comunicazione tramite Bus.

Le memorie cache sono realizzate con: Un unico banco di memoria SRAM. Un banco di memoria SRAM ed un banco di memoria DRAM. Nessuna delle altre opzioni. Un unico banco di memoria DRAM.

Nell'organizzazione di una memoria cache, il campo etichetta dell'indizzo serve per: Identificare una locazione nella cache. identificare una locazione nel blocco dati del gruppo selezionato nella cache. Identificare un gruppo nella cache. Nessuna delle altre opzioni.

Nell'organizzazione di una memoria cache, il campo indice dell'indizzo serve per: Identificare un gruppo nella cache. identificare una locazione nel blocco dati del gruppo selezionato nella cache. Identificare una locazione nella cache. Nessuna delle altre opzioni.

Nell'organizzazione di una memoria cache, il campo spiazzamento dell'indizzo serve per: Identificare una locazione nella cache. identificare una locazione nel blocco dati del gruppo selezionato nella cache. Nessuna delle altre opzioni. Identificare un gruppo nella cache.

Indicare quali delle seguenti affermazioni è quella sbagliata: Località spaziale: quando viene riferita una locazione di memoria, è probabile che le locazioni vicine vengano anch'esse riferite (in questo tipo di località può essere compresa la località sequenziale). Località Sequenziale: quando viene riferita una locazione di memoria o un blocco di locazioni è molto probabile che negli istanti temporali successivi venga riferita la locazione di memoria o il gruppo di locazioni sequenzialmente successive. Nessuna delle altre opzioni. Località temporale: quando viene riferita una locazione di memoria, è probabile che nel giro di poco tempo venga riferita la stessa locazione.

La località di può classificare in: Temporale, Intenzionale, Algoritmica. Nessuna delle altre opzioni. Temporale, Spaziale, Intenzionale. Temporale, Spaziale, Algoritmica.

Il controllore della memoria cache è visto da programmatore come: Nessuna delle altre opzioni. Una periferica. Una interfaccia nello spazio di I/O. Una interfaccia nello spazio di memoria.

rappresenta: Una memoria dinamica associativa ad insiemi. Una memoria cache associativa per parti. Una memoria dinamica associativa per parti. Una memoria cache associativa ad insiemi.

Nelle memoria associative ad insiemi l'algoritmo di rimpiazzamento più utilizzato è: MRU. Nessuna delle altre opzioni. SRU. LRU.

Il controllore della memoria cache si occupa di: Nessuna delle altre opzioni. -gestire le operazioni di lettura/scrittura comandate dalla memoria centrale -effettuare tutte le operazioni sulla memoria cache e memoria centrale. -gestire le operazioni di lettura/scrittura comandate dal processore -effettuare tutte le operazioni sulla memoria cache. -gestire le operazioni di lettura/scrittura comandate dal processore -effettuare tutte le operazioni sulla memoria cache e memoria centrale.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera: Il processore e le periferiche sono collegati sullo stesso bus PCI, la memoria è collegata sul bus locale. Nessuna delle altre opzioni. Il processore e la memoria sono collegati sullo stesso bus PCI. Il processore e la memoria sono collegati sullo stesso bus locale.

Con riferimento ad una architettura con bus PCI, come si specifica l'indirizzo di un registro nello spazio di configurazione?. Nessuna delle altre opzioni. Numero del bus, numero della funzione, indirizzo del registro nello spazio pubblico. Numero del bus, numero del dispositivo, indirizzo del registro nello spazio privato. Numero del bus, numero del dispositivo, indirizzo del registro nello spazio pubblico.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera: -Le transazioni sono tutte le operazioni che vengono svolte sul Ponte Ospite-PCI. -L'iniziatore è il dispositivo che inizia la transazione sul bus PCI (master del bus). -L'obiettivo è il dispositivo che viene indirizzato dalla transazione (slave del bus). -In transazioni diverse, un dispositivo può svolgere sia il ruolo di iniziatore sia il ruolo di obiettivo. -Un tipico esempio di iniziatore è il ponte Ospite-PCI che si occupa di trasferire dati fra CPU e periferiche. Nessuna delle altre opzioni. -Le transazioni sono tutte le operazioni che vengono svolte sul bus PCI. -L'iniziatore è il dispositivo che inizia la transazione sul bus PCI (master del bus). -L'obiettivo è il dispositivo che viene indirizzato dalla transazione (slave del bus). -In transazioni diverse, un dispositivo può svolgere sia il ruolo di iniziatore sia il ruolo di obiettivo. -Un tipico esempio di iniziatore è il ponte Ospite-PCI che si occupa di trasferire dati fra CPU e periferiche. -Le transazioni sono tutte le operazioni che vengono svolte sul bus PCI. -L'iniziatore è il dispositivo che inizia la transazione sul bus PCI (master del bus). -L'obiettivo è il dispositivo che viene indirizzato dalla transazione (slave del bus). -Nella stessa transazione, un dispositivo può svolgere sia il ruolo di iniziatore sia il ruolo di obiettivo. -Un tipico esempio di iniziatore è il ponte Ospite-PCI che si occupa di trasferire dati fra CPU e periferiche.

Le principali linee del bus PCI sono: -il clock di sistema (linea CLK), che è in ingresso a tutti i dispositivi (tutte le altre linee sono campionate sul fronte di salita di CLK); -trenta linee AD29-AD0 (Address oppure Data), di ingresso/uscita per tutti i dispositivi; -quattro linee C/BE3-C/BE0 (Command oppure Byte Enable), di uscita per i dispositivi iniziatori e di ingresso per i dispositivi obiettivo; -una linea /FRAME e una linea /IRDY (Initiator Ready), di uscita per gli iniziatori e di ingresso per gli obiettivi; -una linea /TRDY (Target Ready) e una linea /DEVSEL (Device Select), di uscita per i dispositivi obiettivi e di ingresso per i dispositivi iniziatori. -il clock di sistema (linea CLK), che è in ingresso a tutti i dispositivi (tutte le altre linee sono campionate sul fronte di salita di CLK); -trentadue linee AD31-AD0 (Address oppure Data), di ingresso/uscita per tutti i dispositivi; -quattro linee C/BE3-C/BE0 (Command oppure Byte Enable), di ingresso per i dispositivi iniziatori e di uscita per i dispositivi obiettivo; -una linea /FRAME e una linea /IRDY (Initiator Ready), di uscita per gli iniziatori e di ingresso per gli obiettivi; -una linea /TRDY (Target Ready) e una linea /DEVSEL (Device Select), di uscita per i dispositivi obiettivi e di ingresso per i dispositivi iniziatori. -il clock di sistema (linea CLK), che è in ingresso a tutti i dispositivi e al processore (tutte le altre linee sono campionate sul fronte di salita di CLK); -trentadue linee AD31-AD0 (Address oppure Data), di ingresso/uscita per tutti i dispositivi; -quattro linee C/BE3-C/BE0 (Command oppure Byte Enable), di uscita per i dispositivi iniziatori e di ingresso per i dispositivi obiettivo; -una linea /FRAME e una linea /IRDY (Initiator Ready), di uscita per gli iniziatori e di ingresso per gli obiettivi; -una linea /TRDY (Target Ready) e una linea /DEVSEL (Device Select), di uscita per i dispositivi obiettivi e di ingresso per i dispositivi iniziatori. -il clock di sistema (linea CLK), che è in ingresso a tutti i dispositivi (tutte le altre linee sono campionate sul fronte di salita di CLK); -trentadue linee AD31-AD0 (Address oppure Data), di ingresso/uscita per tutti i dispositivi; -quattro linee C/BE3-C/BE0 (Command oppure Byte Enable), di uscita per i dispositivi iniziatori e di ingresso per i dispositivi obiettivo; -una linea /FRAME e una linea /IRDY (Initiator Ready), di uscita per gli iniziatori e di ingresso per gli obiettivi; -una linea /TRDY (Target Ready) e una linea /DEVSEL (Device Select), di uscita per i dispositivi obiettivi e di ingresso per i dispositivi iniziatori.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera: -Ogni dispositivo montato sul bus PCI può realizzare differenti funzioni. -A tale scopo, ciascuna funzione deve implementare nello spazio di configurazione del dispositivo un insieme di registri. -Alcuni di questi registri sono obbligatori altri sono specifici di ciascuna funzione messa a disposizione dal dispositivo. -Tutti i registri di configurazione sono costituiti da uno o più byte consecutivi appartenenti alla stessa parola lunga. -Ogni dispositivo montato sul bus PCI può realizzare una sola funzione. -A tale scopo, ciascuna funzione deve implementare nello spazio di configurazione del dispositivo un insieme di registri. -Alcuni di questi registri sono obbligatori altri sono specifici di ciascuna funzione messa a disposizione dal dispositivo. -Tutti i registri di configurazione sono costituiti da uno o più byte consecutivi appartenenti alla stessa parola lunga. -Ogni dispositivo montato sul bus PCI può realizzare differenti funzioni. -A tale scopo, ciascuna funzione deve implementare nello spazio di configurazione del dispositivo un insieme di registri. -Alcuni di questi registri sono obbligatori altri sono specifici di ciascuna funzione messa a disposizione dal dispositivo. -Tutti i registri di configurazione sono costituiti da uno o più byte. Nessuna delle altre opzioni.

L'immagine mostrata in figura rappresenta: Nessuna delle altre opzioni. I principali registri di una funzione implementata da un dispositivo su bus PCI. I principali registri obbligatori di un dispositivo su bus PCI. I principali registri obbligatori di una funzione implementata da un dispositivo su bus PCI.

Con riferimento ad una architettura con bus PCI, le transazioni nello spazio di configurazione vengono effettuate: Nessuna delle altre opzioni. Dai dispositivi collegati sul bus PCI. Tramite il ponte Ospite-PCI. Direttamente dal processore.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera: Per la gestione delle transazioni di configurazione, il ponte Ospite-PCI possiede quattro registri da 32 bit posizionati nello spazio di I/O. Nessuna delle altre opzioni. Per la gestione delle transazioni di configurazione, il ponte Ospite-PCI possiede sei registri da 32 bit posizionati nello spazio di I/O. Per la gestione delle transazioni di configurazione, il ponte Ospite-PCI possiede due registri da 32 bit posizionati nello spazio di I/O.

Nell'architettura con bus PCI express, quale è il dispositivo che assuma una particolare importanza?. Il ponte ospie-PCI. Il bridge. Nessuna delle altre opzioni. Lo switch.

Con riferimento ad una architettura con bus PCI, quanti piedini per inviare richieste di interruzione ha ciascun dispositivo collegato?. 4. Da 1 a 4. 1. Nessuna delle altre opzioni.

Con riferimento ad una architettura con bus PCI, è possibile che più funzioni di uno stesso dispositivo PCI effettuino richieste di interruzione tramite lo stesso piedino?. Nessuna delle altre opzioni. Si, ci sono sempre più funzioni gestite dal dispositivo che usano lo stesso piedino per inviare la richeista di interruzione. A volte. No, non ci sono mai più funzioni gestite dal dispositivo che usano lo stesso piedino per inviare la richeista di interruzione.

Alcune delle motivazioni più importanti che hanno portato all'introduzione del bus PCI express sono: Non garantisce la compatibilità con vecchi dispositivi. Fornisce una banda limitata per alcune categorie di dispositivi e di dispositivi PCI sono pittosto ingombranti. E' piuttosto ingombrante ed è associato a grossi consumi energetici. Nessuna delle altre opzioni.

Nell'architettura con bus PCI express la trasmissione dei dati avviene: In maniera seriale. In maniera parallela. A blocchi per linee. Nessuna delle altre opzioni.

Cosa si intende per accesso diretto alla memoria (DMA). Si tratta di una tecnica che consente al processore il trasferimento dei dati da e verso memoria direttamente. Nessuna delle altre opzioni. Si tratta di una tecnica che consente il trasferimento dei dati fra memoria e le interfacce senza l'intervento continuo del processore. Si tratta di una tecnica che consente al processore il trasferimento dei dati da e verso le interfacce, senza accedere alla memoria centrale.

Che cosa è il bus mastering?. Nessuna delle altre opzioni. Un tipico esempio di utilizzo del meccanismo delle interruzioni tramite bus PCI. Un tipico esempio di utilizzo del meccanismo delle cache tramite bus PCI. Un tipico esempio di utilizzo del DMA tramite bus PCI.

Quanti e quali registri utilizza il controllore del DMA in una architettura con solo bus locale?. MAR, IOAR, ADDR e MODER a 32 bit. MAR, IOAR, TCR e MODER a 32 bit. MAR, IOAR, ADDR e MODER a 16 bit. MAR, IOAR, TCR e MODER a 16 bit.

Dove viene montato il controllore DMA in una architettura con solo bus locale?. A monte dei circuiti di pilotaggio del bus locale nello spazio di memoria. A monte dei circuiti di pilotaggio del bus locale nello spazio di I/O. A valle dei circuiti di pilotaggio del bus locale nello spazio di memoria. A valle dei circuiti di pilotaggio del bus locale nello spazio di I/O.

I modi previsti per il trasferimento in DMA su bus locale sono: Seriale e parallelo, Singolo e Continuo. Nessuna delle altre opzioni. Singolo e Continuo. Seriale e parallelo.

Dove viene montato il controllore DMA in una architettura con bus PCI. A monte dei circuiti di pilotaggio del bus locale nello spazio di I/O. Nessuna delle altre opzioni. A monte dei circuiti di pilotaggio del bus locale nello spazio di memoria. A valle dei circuiti di pilotaggio del bus locale nello spazio di I/O.

Con riferimento al bus mastering, quali delle seguenti affermazioni è falsa?. Nessuna delle altre opzioni. Un qualsivoglia dispositivo collegato al bus PCI può essere scelto come obiettivo della transazione. Una qualsiasi interfaccia sul bus PCI può richiedere di iniziare una transazione scegliendo il ponte Ospite-PCI come arbitro. Tutti i dispositivi collegati al bus PCI possono essere iniziatori di transazione.

rappresenta: L'architettura di un calcolatore con Bus Locale e accesso in DMA. L'architettura di un calcolatore con Bus PCI. Nessuna delle altre opzioni. L'architettura di un calcolatore con Bus PCI e accesso in DMA.

Cosa succede nel bus mastering in presenza di memoria cache?. I piedini /HOLD e /HOLDA, tramite cui viene gestita la richiesta del bus locale, sono collegati direttamente al controllore della cache. Il piedino /HOLD del processore resta sempre disattivo. I piedini /HOLD e /HOLDA, tramite cui viene gestita la richiesta del bus locale, sono collegati direttamente al controllore della cache. I piedini /HOLD e /HOLDA, tramite cui viene gestita la richiesta del bus locale, sono collegati direttamente al controllore della cache. Il piedino /HOLD del processore resta sempre attivo. Nessuna delle altre opzioni.

Per il trasferimento in DMA tramite bus mastering deve essere predisposta in memoria, per ogni funzione interessata: Una tabella di buffer. Una tabella di descrittori di funzione. Una tabella di funzioni. Nessuna delle altre opzioni.

Quali sono le fasi di esecuzione delle e-istruzioni del processore PC. Prelievo, Decodifica, Lettura degli operandi, Esecuzione vera e propria, Scrittura del Risultato. Nessuna delle altre opzioni. Prefetch, Prelievo, Decodifica, Lettura degli operandi, Esecuzione vera e propria. Prefetch, Prelivevo, Lettura degli operandi, Esecuzione vera e propria, Scrittura del risultato.

Come si classificano le e-istruzioni in cui possono essere scomposte le istruzioni del processore PC?. Esse si dividono in : di memoria, di salto e di I/O. Esse si dividono in : operative, di controllo e di verifica. Esse si dividono in: operative, di memoria e di salto. Esse si dividono in : operative, di salto e di verifica.

Il risultato finale dell'utilizzo della tecnica del pipeline è: L'esecuzione di più istruzioni in parallelo. L'esecuzione di fasi diverse di istruzioni simili in parallelo. L'esecuzione di fasi diverse di istruzioni diverse in parallelo. Nessuna delle altre opzioni.

Quale è il formato delle e-istruzioni operative?. op dest, src1, src2. Nessuna delle altre opzioni. op src1, src2. op dest, src1.

Con riferimento alla tecnica del pipeline, come si possono risolvere le alee sul controllo?. Non esistono questi tipi di alee. Facendo una previsione sul risultato del controllo della condizione e continuando a prelevare la e-istruzione prevista. Pilotando il pipeline in maniera fondamentale. Nessuna delle altre opzioni.